VLSIShuttle
VLSIShuttle 後端團隊
IC 後端執行專家
2026年2月28日8 分鐘閱讀
Case Study

SMIC 40nm IoT SoC：Multi-Voltage Domain Backend 與 MPW Shuttle Coordination

SMIC 40nm IoT connectivity SoC 三獨立 power domain 的 backend engineering 複盤。基於 UPF 的 implementation、voltage-aware signoff 與排程管理。

討論 Tapeout Scope
背景說明

01專案背景

一顆面向低功耗常開運行、含突發模式射頻發送的 IoT 連接 SoC。三個獨立電源域，使用不同供電軌，各有上電時序要求和保持需求。

設計採用 SMIC 40nm LP（低功耗）製程版本。三個電壓域：1.1V 常開感測器管理域、帶電源門控的 1.0V 主處理域，以及運行在不同供電軌的 1.8V IO/RF 介面域。

客戶已有一個確定的 SMIC MPW shuttle 槽位，距截止日期 14 週。後端介入時，前端已提供功能驗證過的網表和一份從未經過物理實現驗證的 UPF 檔案。

實現風險

02多電壓域挑戰

40nm 多電壓域實現引入了單電源設計不具備的物理與驗證複雜度。以下是介入初期識別出的具體風險。

  • •
    電平轉換器佈局

    從 1.0V 域到 1.8V IO 域（及反向）的每個訊號均需插入電平轉換器。UPF 在邏輯層面定義了電平轉換器的插入位置，但未規定物理佈局，導致域邊界處存在走線擁塞風險。

  • •
    隔離單元行為

    電源門控域需要隔離單元，以在該域關斷時將輸出箝位到確定狀態。隔離極性錯誤或輸出路徑遺漏隔離，會在上電過程中產生 X 態傳播——標準 STA 無法捕獲的功能失效。

  • •
    物理層上電時序

    UPF 定義了邏輯上電順序，但物理電源網格必須支撐時序過程中的浪湧電流特徵，確保上電期間不發生 IR drop 違例——這是靜態 signoff 無法覆蓋的動態驗證關注點。

  • •
    電壓感知 STA

    標準時序分析在單一電源下運行。面對三條供電軌，跨域路徑需要對發送端和捕獲端觸發器採用不同電源假設——需要明確配置多電源 STA。

後端執行

03實現策略

我們將多電壓域約束作為一級需求，從平面規劃到 signoff 全程貫徹。

  1. 01
    域感知平面規劃
    在任何佈局之前，先在平面規劃中確定電源域邊界。將 1.8V IO 環置於 die 外圍以縮短電平轉換器走線距離。電源門控域的電源開關集中佈置在域邊界附近，以高效引出控制走線。
  2. 02
    電平轉換器預佈局
    在標準單元佈局之前，在域交叉點預先放置電平轉換器。這避免了佈局器產生繞行走線，確保交叉訊號擁有專用佈線通道。
  3. 03
    UPF 驅動隔離驗證
    在物理實現前執行形式化 UPF 一致性檢查。發現三處 UPF 隔離規範存在歧義——在造成物理返工前與前端團隊完成修正。
  4. 04
    各域獨立電源網格
    每個域獲得獨立佈線的電源網格，網格密度目標根據各域功耗分析單獨計算。常開域網格密度高於電源門控域，以支持持續運行。
  5. 05
    多電源 STA 配置
    在 PrimeTime 中為每個域配置獨立電源規格。跨域路徑以最差情況電源組合進行時序分析：setup 以發送域低電壓、捕獲域高電壓為準，hold 則反向。

04電壓感知 Signoff

標準 signoff 檢查不足以覆蓋多電壓設計。我們在每個階段運行涵蓋電源域感知檢查的擴展驗證序列。

•
UPF 與物理一致性
形式化驗證：確認 UPF 中每個邏輯域邊界在物理網表中正確體現——電平轉換器存在且方向正確、隔離單元到位、電源開關連接正確。
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動態功耗分析
各域無向量動態功耗分析，驗證上電時序期間的 IR drop。1.0V 主域在初始上電期間顯示 8% 電壓跌落——透過調整 UPF 中電源開關導通時序解決。
•
保持單元驗證
常開域包含用於主域斷電期間狀態保持的保持觸發器。物理驗證確認保存/恢復控制走線正確，並滿足保持協議的時序要求。
•
跨域路徑覆蓋
在 STA 中為所有跨域訊號設置明確路徑組，確認所有路徑具有一致的多電源時序模型。初始有 14 條路徑被標記為建模有誤——全部在 signoff 前修正。
ICC 執行

05SMIC MPW Shuttle 協調

SMIC MPW shuttle 調度有特定資料包要求和嚴格截止視窗。我們作為範圍的一部分，直接與 SMIC 對接 ICC 提交流程。

  • •
    SMIC 設計規則合規

    運行包含電源開關單元和保持觸發器 LP 專項檢查的 SMIC 40nm Calibre DRC 規則集。在電源開關 tap 單元中發現兩個 DRC 違例——與 SMIC 設計團隊協調，透過單元級 ECO 解決。

  • •
    MPW Die 面積驗證

    在資料凍結前確認 die 面積在分配的 MPW 槽位尺寸範圍內。SMIC 要求 ICC 提交中包含精確的 die 邊界座標——已對照 shuttle 分配檔案核驗。

  • •
    多電壓 LVS

    採用電源域感知比較進行 LVS。標準 LVS 不驗證跨域邊界的電源連接。使用 SMIC 認證的多電源 LVS 配置，確認所有電源連接均正確表示。

  • •
    ICC 資料包與提交

    組裝 SMIC MPW ICC 資料包：GDS、LVS 網表、DRC 報告、功耗分析摘要和 shuttle 調查表。在 SMIC 資料凍結前 8 天提交。SMIC 確認接收，無工程查詢。

06結果

首次 tapeout 成功。三個電源域全部按上電時序正確工作。IoT 連接功能在矽片上驗證通過。

•
首次 Tapeout 成功
所有電源域按時序正確上電。無隔離或電平轉換器故障。保持狀態在電源切換過程中正確保留。
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MPW Shuttle 按期
ICC 提交在截止日期前 8 天完成。對 SMIC MPW 槽位無任何進度風險——對於共享 wafer 和客戶承諾的交付日期而言至關重要。
•
功耗性能確認
常開域矽片實測功耗與仿真目標偏差在 5% 以內。電源門控域漏電按規格確認。

07多電壓域後端經驗總結

多電壓域實現引入的驗證複雜度隨域數量增加而疊加。以下原則適用於 40nm 及以下任何基於 UPF 的設計。

•
物理實現前先消除 UPF 歧義
物理實現前的形式化 UPF 一致性檢查可避免物理返工。物理實現階段發現的歧義隔離規範需要前端變更——代價高昂且威脅進度。
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平面規劃時優先確定域邊界
電源域邊界必須在標準單元佈局之前完成平面規劃。佈局後的追溯性域邊界調整會引發嚴重擁塞和時序擾動。
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上電期間的動態 IR Drop
靜態 IR 分析無法覆蓋上電浪湧。在 40nm，電源開關配置和導通時序需要明確的動態分析——上電期間的電壓跌落可能導致靜態 signoff 中不可見的功能失效。
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MPW Shuttle 截止日期不可更改
SMIC MPW shuttle 資料凍結是硬性截止。SMIC 工程查詢回應時間（通常每次 48–72 小時）必須納入 ICC 排期規劃，而非作為應急預備時間。

多電壓域設計準備 tapeout？

我們在 SMIC 40nm 交付過 UPF-based 多域 SoC，含 voltage-aware signoff 與 MPW coordination。提交您的 scope — 我們檢視可行性。

References

  1. [1]
    SMIC 40nm 製程技術
    SMIC 積體電路製造有限公司
  2. [2]
  3. [3]

Knowledge Base

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