ASIC Design Flow 完整指南

01了解 ASIC 设计流程

ASIC 设计流程是将产品规格转化为可制造芯片的系统化过程。现代 ASIC 设计流程高度自动化，但需要在每个阶段具备深厚的专业知识才能确保首次流片成功。

前端设计

前端包括规格、架构、RTL 设计和功能验证。这个阶段定义芯片做什么，并在综合之前通过仿真验证设计。

后端设计

后端将验证过的 RTL 转换为物理版图。包括综合、布局、布线、时钟树综合和物理验证，最终输出 GDSII。

设计验证

验证贯穿整个流程：功能仿真、形式验证、时序分析、功耗分析和物理验证。大多数 ASIC 项目将 60-70% 的工作量用于验证。

02规格与架构

ASIC 设计的基础从清晰的规格和可靠的架构开始。这里的决策影响后续的每一步。

1. 01
   需求定义

   定义功能需求、性能目标（频率、吞吐量）、功耗预算、面积约束和接口规格。记录用例和测试场景。
2. 02
   架构开发

   创建芯片架构：框图、数据流、流水线级数、存储器层次结构和总线架构。在性能、功耗和面积 (PPA) 之间做关键权衡。
3. 03
   工艺选择

   根据性能需求、功耗要求和成本约束选择工艺节点和代工厂。获取 PDK 并开始探索设计权衡。
4. 04
   项目规划

   创建详细的项目时间表，包括 RTL 冻结、综合、流片里程碑。确定设计还是购买 IP 模块。定义验证策略和覆盖率目标。

03前端设计流程

前端设计创建并验证功能设计。ASIC 设计工程师在这里花费大量时间，确保在投入硅片之前设计是正确的。

• •
  RTL 设计

  编写描述电路行为的可综合 Verilog 或 SystemVerilog。遵循综合编码指南，创建可复用模块，并实现适当的跨时钟域处理。

• •
  功能验证

  使用约束随机激励构建 UVM 测试平台环境。创建功能覆盖率模型。运行回归套件，目标 >95% 覆盖率。使用断言进行属性检查。

• •
  形式验证

  应用形式方法数学证明关键属性。使用等价性检查比较 RTL 版本。验证总线接口的协议合规性和无死锁。

• •
  逻辑综合

  使用标准单元将 RTL 转换为门级网表。针对时序、面积和功耗进行优化。设置时序约束 (SDC)。迭代以实现时序收敛。插入扫描链用于 DFT。

• •
  DFT 插入

  添加可测试性设计结构：用于固定故障测试的扫描链，用于存储器测试的 BIST，用于板级测试的 JTAG 边界扫描。规划生产测试时间和覆盖率。

• •
  门级仿真

  在综合网表上重新运行关键测试场景以捕获综合问题。使用反标延迟验证时序。检查 X 传播问题和时钟域问题。

04后端（物理）设计

物理设计将门级网表转换为可制造的几何图形。这个阶段需要深入了解工艺技术和 EDA 工具。

1. 01
   版图规划

   定义芯片尺寸，放置主要模块，分配 I/O pad 位置，规划电源网格拓扑，建立模块边界的时序预算。对实现时序收敛至关重要。
2. 02
   电源规划

   设计电源分配网络：电源环、电源条和电源轨。分析 IR drop 和电迁移。为多电压设计实现电源域。放置去耦电容。
3. 03
   布局

   在版图规划内放置标准单元。针对时序、可布线性和拥塞进行优化。使用布局阻挡保留布线资源。执行时序驱动布局。
4. 04
   时钟树综合

   构建平衡的时钟分配网络。最小化所有寄存器之间的时钟偏斜。插入时钟门控单元以降低功耗。处理多时钟域和生成时钟。
5. 05
   布线

   按照设计规则连接所有信号。先布关键时序路径。修复 DRC 违规和布线拥塞。添加冗余通孔以提高可靠性。屏蔽敏感信号。
6. 06
   寄生参数提取

   提取所有导线的电阻和电容。生成用于时序分析的 SPEF 文件。建模耦合电容用于信号完整性分析。实现精确的延迟计算。

05签收与流片

签收验证设计是否准备好制造。这个最后阶段在提交昂贵的掩模制造之前捕获任何剩余问题。

• •
  静态时序分析 (STA)

  验证所有工艺角（快速、慢速、典型）和工作条件下的时序。检查所有路径的建立和保持时间。签收多模式多角 (MMMC) 分析。

• •
  物理验证

  运行 DRC（设计规则检查）验证可制造性。运行 LVS（版图与原理图）验证版图与网表匹配。检查天线规则、密度规则和阱邻近度。

• •
  功耗分析

  验证功耗是否满足规格。检查开关条件下的 IR drop。分析电迁移以确保可靠性。签收电源完整性。

• •
  信号完整性

  分析串扰引起的延迟变化。检查噪声引起的功能故障。验证信号转换是否满足压摆要求。为混合信号建模衬底耦合。

• •
  GDSII 生成

  将所有设计层合并到最终 GDSII 数据库。包含满足密度要求的填充图案。添加框架和对准标记。对合并后的数据库进行最终验证。

• •
  流片检查清单

  完成代工厂检查清单：LVS/DRC 干净、天线干净、满足密度规则、验证 I/O ESD 规则、添加金属填充。将 GDSII 和配套文档交付代工厂。

06ASIC 设计流程常见问题

关于 ASIC 设计过程和流程方法论的常见问题。

什么是 ASIC 设计流程？

ASIC 设计流程是将产品规格转化为可制造芯片的系统化过程。包括规格/架构、RTL 设计、验证、综合、物理实现（布局布线）和签收，最终输出 GDSII 流片。该流程高度迭代，有多个优化循环。

设计一个 ASIC 需要多长时间？

ASIC 设计周期因复杂度而异：简单设计（<50 万门）：6-12 个月。中等复杂度（50 万-500 万门）：12-18 个月。复杂 SoC（>500 万门）：18-36 个月。这些包括从规格到流片的时间。制造和封装另需 3-4 个月。有经验的团队利用 IP 复用可以加速进度。

ASIC 设计工程师需要哪些技能？

ASIC 设计工程师需要：(1) HDL 熟练度（Verilog/SystemVerilog），(2) 理解数字逻辑和时序，(3) 验证方法学（UVM），(4) EDA 工具专业知识（综合、布局布线工具），(5) 了解半导体物理，(6) 理解目标应用领域。专业方向包括 RTL 设计、验证、物理设计和 DFT。

ASIC 设计中的 RTL 是什么？

RTL（寄存器传输级）是描述数字电路的抽象级别，将其描述为通过组合逻辑在寄存器之间的数据传输。RTL 代码（Verilog/SystemVerilog）描述硬件在功能上做什么。综合工具将 RTL 转换为门级网表。RTL 是 ASIC 实现的起点。

综合和布局布线有什么区别？

综合使用代工厂库中的标准单元将 RTL 代码转换为门级网表，针对时序、面积和功耗进行优化。布局布线 (P&R) 将综合后的网表创建为物理版图：在芯片上放置单元并用金属导线连接它们。综合是逻辑的；P&R 是物理的。

为什么验证在 ASIC 设计中如此重要？

验证消耗 ASIC 开发 60-70% 的工作量，因为硅片错误修复代价极高——重新流片需要数百万美元和数月延迟。与软件不同，你无法给硅片打补丁。通过仿真、形式方法和仿真加速进行彻底验证对于在流片前发现错误至关重要。

ASIC 设计流程使用哪些工具？

关键 EDA 工具：Synopsys（Design Compiler 用于综合，IC Compiler 用于布局布线，VCS 用于仿真，PrimeTime 用于时序），Cadence（Genus 综合，Innovus 布局布线，Xcelium 仿真），Siemens（Calibre 用于物理验证）。大多数流程使用多家供应商的工具。工具许可是重要成本。

什么是流片？

流片是将最终 GDSII 设计数据库交付给代工厂制造的里程碑。这个术语源于设计曾经真的被"录制"到物理磁带上。流片代表不可逆转点——流片后的更改需要昂贵的掩模重做。流片前仔细签收至关重要。

开始您的 ASIC 设计之旅

如果您正在規劃 tapeout，並面臨類似的設計或時程限制，我們可以協助檢視 design scope，並將 backend execution 與 tapeout 時程對齊。

1. [1]
   Synopsys Design Flow

   Synopsys Inc.
2. [2]
   Cadence Digital Design Methodology

   Cadence Design Systems
3. [3]
   Siemens EDA IC Design

   Siemens Digital Industries Software
4. [4]
   IEEE Standard for Design and Verification

   IEEE Standards Association