ASIC Design Services

01什麼是 ASIC 設計？

ASIC（專用積體電路）設計是建立針對特定應用或功能優化的客製 silicon IC 的過程。與通用處理器或 FPGA 不同，ASIC 專為在特定任務上實現最大效率（效能、功耗和大批量成本）而構建。

為什麼選擇 ASIC？

ASIC 相對於 FPGA 和軟體方案具有顯著優勢：能效提高 10-100 倍，效能提升 2-10 倍，大批量時單位成本更低，體積更小，透過專用 silicon 增強安全性，並在硬體中保護專有演算法。

ASIC 與 FPGA

FPGA 靈活且上市速度快，但功耗更高且單位成本更高。ASIC 需要前期 NRE（一次性工程費用）投資，但能提供卓越的 PPA（功耗、效能、面積）和更低的大規模成本。對於超過 10,000-100,000 件的批量，ASIC 通常在總成本上更具優勢。

全客製與標準單元 ASIC

標準單元 ASIC 設計使用 foundry 庫中預先表徵的邏輯單元，可實現更快的開發。全客製設計手動建立每個電晶體版圖以實現終極優化。大多數現代 ASIC Design Services採用標準單元流程，並在需要時添加客製類比模組。

02我們的 ASIC Design Services

全面的 ASIC Design Services，覆蓋完整的 IC 開發生命週期。從架構規格到可量產的 GDSII。

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  數位 ASIC 設計

  RTL 設計與驗證、綜合優化、DFT 插入、時序收斂和物理實現。在複雜 SoC、處理器、加速器和高速介面（高達 112G SerDes）方面擁有豐富經驗。

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  混合訊號 ASIC 設計

  在同一 IC 上整合類比和數位電路。ADC、DAC、PLL、高速 I/O、電源管理和感測器介面。對物聯網、汽車、醫療和通訊應用至關重要。

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  類比 IC 設計

  精密類比電路，包括放大器、基準源、穩壓器、資料轉換器和射頻前端。適用於量測、儀器儀表和無線系統等高要求應用的低雜訊、高線性度設計。

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  物理設計與版圖

  佈局佈線、時鐘樹綜合、電源網格設計、IR drop 分析和 GDSII 簽收。完整的物理驗證，包括 DRC、LVS、天線檢查和 foundry 特定要求。

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  驗證服務

  使用 UVM/SystemVerilog 的綜合驗證方法。功能模擬、形式驗證、覆蓋率分析、FPGA 原型驗證和 silicon 驗證支援。

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  IP 整合

  整合第三方 IP（CPU 核心、記憶體、介面）和內部 IP 模組。IP 資質認證、整合驗證和系統級驗證，適用於複雜 SoC 設計。

03ASIC 設計流程

我們的 ASIC IC 設計遵循產業標準方法論，確保可預測的進度和首次 tapeout 成功。

1. 01
   規格與架構

   定義功能需求、效能目標和系統架構。建立詳細規格，包括介面、協議、功耗預算和測試策略。
2. 02
   RTL 設計與驗證

   用 Verilog/SystemVerilog 實現設計。使用 UVM 測試平台開發全面的驗證環境。在綜合前達到功能覆蓋率目標。
3. 03
   綜合與 DFT

   將 RTL 綜合為閘級網表。插入掃描鏈、BIST 和其他 DFT 結構。針對面積、時序和功耗進行優化。生成 SDC 約束。
4. 04
   物理實現

   版圖規劃、佈局、時鐘樹綜合和佈線。電源網格設計與 IR drop 分析。所有 PVT 角和模式的時序收斂。
5. 05
   簽收與 Tapeout

   完成物理驗證（DRC、LVS、ERC）。靜態時序分析簽收。功耗分析。生成最終 GDSII 並提交製造。
6. 06
   Silicon 驗證

   首片 silicon 除錯和特性表徵。首次 silicon 問題除錯支援。量產測試程式開發和良率優化。

04混合訊號 ASIC 設計專長

混合訊號 ASIC 設計將類比和數位電路整合在單一 IC 上，需要在兩個領域的專業知識以及它們之間關鍵介面的處理能力。

資料轉換器設計

高解析度 SAR、sigma-delta 和流水線 ADC。電流舵、R-2R 和過取樣 DAC。從 8 位元到 24 位元解析度，直流到 GHz 取樣率。

時鐘與定時電路

整數 N 和分數 N PLL、DLL、CDR 電路和時鐘分配網路。針對高速 SerDes 和精密量測應用的抖動效能優化。

電源管理

整合穩壓器（LDO、開關式）、電池充電器、電源時序和能量收集電路。適用於複雜 SoC 應用的多電壓軌電源管理。

感測器介面

溫度、壓力、加速度、磁場和光學感測器的類比前端。低雜訊放大、訊號調理和數位化，用於精密量測。

05業界標準 EDA 工具

我們的 ASIC Design Services採用領先的電子設計自動化工具，確保經過 silicon 驗證的成果。

06ASIC Design Services常見問題

關於客製 IC 設計和 ASIC 開發服務的常見問題。

什麼是 ASIC 設計？

ASIC（專用積體電路）設計是建立針對特定應用優化的客製積體電路的過程。與通用 IC 不同，ASIC 被設計為以最大效率執行特定功能。設計過程包括架構定義、RTL 編碼、驗證、綜合、物理實現和 tapeout 製造。

ASIC 設計需要多長時間？

ASIC 設計週期因複雜度而異：簡單數位 ASIC（50K-500K 閘）：6-12 個月。中等複雜度 SoC（1M-10M 閘）：12-18 個月。複雜的混合訊號或高效能設計：18-24+ 個月。這些週期包括規格定義、設計、驗證和 tapeout。製造和封裝另需 3-4 個月。

ASIC 設計費用是多少？

ASIC Design Services費用根據複雜度從 50 萬美元到 1000 萬美元以上不等。關鍵因素：設計複雜度（閘數、類比內容）、製程節點（先進節點需要更多工作量）、驗證要求和 IP 許可費。NRE（一次性工程費用）是主要成本。在大批量生產時，單位成本可以非常低（成熟節點 1-10 美元）。

什麼是混合訊號 ASIC 設計？

混合訊號 ASIC 設計涉及在同一 IC 上建立包含類比和數位電路的 die。這包括資料轉換器（ADC/DAC）、PLL、穩壓器和感測器介面，以及數位邏輯。混合訊號設計需要兩個領域的專業知識，並需要仔細管理類比-數位介面以防止雜訊耦合並確保訊號完整性。

何時應該選擇 ASIC 而不是 FPGA？

選擇 ASIC 當：(1) 產量超過 10,000-100,000 件，(2) 功耗至關重要，(3) 需要最大效能，(4) 需要最小體積，(5) 演算法保護/安全性很重要，(6) 必須在規模化時最小化單位成本。選擇 FPGA 當：上市時間關鍵，產量低，或預期設計會變化。

ASIC 設計有哪些可用的製程節點？

ASIC Design Services涵蓋從 350nm 傳統製程到尖端 5nm/3nm 的節點。常見選擇：180nm-65nm 用於類比/混合訊號（成本較低，類比效能好），55nm-28nm 用於主流數位（性價比最佳），16nm-7nm 用於高效能（行動處理器、AI 加速器）。節點選擇取決於效能需求、功耗預算和成本目標。

你們提供交鑰匙 ASIC Design Services嗎？

是的，我們提供從規格到量產的全流程交鑰匙 ASIC Design Services。包括：需求分析、架構定義、RTL/類比設計、驗證、物理實現、tapeout、foundry 協調、封裝、測試和量產支援。客戶無需內部 IC 設計專業知識即可取得可工作的 die。

你們使用什麼驗證方法？

我們遵循使用 UVM（通用驗證方法學）和 SystemVerilog 的產業標準驗證方法。包括：約束隨機驗證、功能覆蓋率指標、關鍵模組的形式驗證、閘級模擬、靜態時序分析和功耗分析。我們的目標是在 tapeout 前達到 >95% 的功能覆蓋率。

開始您的 ASIC 設計專案

如果您正在規劃 tapeout，並面臨類似的設計或時程限制，我們可以協助檢視 design scope，並將 backend execution 與 tapeout 時程對齊。

1. [1]
   TSMC Design Technology Platform

   Taiwan Semiconductor Manufacturing Company
2. [2]
   GlobalFoundries Design Solutions

   GlobalFoundries
3. [3]
   Synopsys ASIC Design Flow

   Synopsys Inc.
4. [4]
   Cadence Digital Implementation

   Cadence Design Systems