SMIC 55nm Tapeout Timing Issue：STA Clean 但 Silicon 上失敗
SMIC 55nm mixed-signal SoC 實際案例複盤。Timing analysis 於 signoff 階段全部通過，但 silicon 上出現 timing-related 功能異常。Root cause analysis、ECO 修復與經驗總結。
01專案背景
我們負責一顆 SMIC 55nm 混合訊號 SoC 的數位後端——約 100 萬實例，按當前標準屬中等複雜度。IC 包含感測器介面、資料處理邏輯和通訊外設。我們的工作範圍覆蓋平面規劃到 tapeout 交付。
靜態時序分析在所有角點下均報告乾淨。建立時間和保持時間裕量看起來充裕。過渡時間約束按原始規格相對寬鬆。Signoff 無任何標記通過。
矽片回來後功能正常，但特定測試向量下出現與時序相關的行為不一致。雖非硬性失敗，但足以阻止量產放行。
02根因：延遲單元聚集
矽片後除錯追蹤到問題出在延遲單元連續排列的區域——關鍵路徑上有時三到四個延遲單元串聯。
- •單個單元各自通過
每個單元單獨看都滿足局部時序目標，但累積效應造成斜率退化，標準角點分析未能充分暴露這一問題。
- •過渡時間限制寬鬆
我們遵循 PDK 建議，但未針對延遲密集路徑收緊約束。過渡約束寬鬆到足以允許邊界訊號完整性風險。
- •連續緩衝器插入
CTS 和優化步驟在未設置明確間距規則的情況下，背靠背插入延遲單元，形成聚集。
- •仿真與矽片的差距
仿真通過，矽片上裕量消失。時序乾淨並不等同於矽片魯棒性。
03為什麼 STA 沒有捕獲這個問題
靜態時序分析在你提供的約束範圍內運行。如果這些約束未能準確建模物理現實——尤其是局部變化效應和累積斜率退化——工具會報告時序乾淨，而真實矽片風險仍然存在。
04糾正措施
我們對受影響區域執行了針對性 ECO。
- 01收緊過渡約束將含多個延遲單元路徑的 max_transition 限制降低 15–20%。
- 02強制執行間距規則添加明確規則，避免連續延遲單元排列——在條件允許時，緩衝器之間至少保留一個邏輯級。
- 03選擇性重新緩衝將部分延遲單元替換為邏輯重構，以更自然地分布時序負擔。
- 04重新驗證完整 STA 重跑，並對關鍵網路進行 SPICE 仿真。ECO 精確外科式處理——IC 大部分區域保持不變。
- 05第二次矽片成功經過兩週驗證後重新 tapeout。第二次矽片按預期工作。
05經驗：超越綠色報告的後端紀律
這個專案強化了一個 EDA 教程中不常提及的原則：signoff 階段時序乾淨不等於矽片魯棒性。
06這些經驗的適用場景
如果你正在開展 SMIC 55nm 專案——或任何含混合訊號內容的成熟製程節點專案——並發現這些模式，請考慮在 tapeout 前收緊約束，而不是在矽片除錯後。
07結語
在成熟製程節點專案中，這種模式出現的頻率往往超出許多團隊的預期。乾淨 tapeout 與矽片重新 tapeout 之間的差距，往往在於工具不會自動標記的區域中的約束紀律。
如果你正在準備 SMIC 55nm tapeout，在 signoff 前審查過渡紀律和延遲單元拓撲，可能會避免不必要的矽片風險。
面臨類似的 timing 問題？
我們已在 55nm、40nm、28nm 解決過 mixed-signal timing failure。提交您的 scope — 我們會評估是否可恢復及所需時間。
References
- [1]SMIC 55nm 製程技術SMIC 積體電路製造有限公司
- [2]靜態時序分析最佳實踐Synopsys